darklife/darkriscv

Public

opensouce RISC-V cpu core implemented in Verilog from scratch in one night!

  • Stars2.6k+1 tuần này
  • Forks330
  • Watchers88
  • Issues5
  • Ngày tạo20/08/2018
  • Cập nhật gần nhất12/10/2026
  • Ngôn ngữVerilog
  • Giấy phépBSD-3-Clause

Repo này không có README

Chủ repo chưa viết README, hoặc file chưa được đồng bộ về Bee. Xem trực tiếp trên GitHub.

Mở trên GitHub