verilog-to-routing/vtr-verilog-to-routing

Public

Verilog to Routing -- Open Source CAD Flow for FPGA Research

Repo này không có README

Chủ repo chưa viết README, hoặc file chưa được đồng bộ về Bee. Xem trực tiếp trên GitHub.

Chưa có bản tóm tắt AI cho repo này. Bấm nút bên dưới để Bee AI đọc README và tóm tắt.

Độ phổ biến27/100

Xu hướng+2stars tuần này

Điểm Bee68/100

Mức độ khó · Phù hợp với · Loại dự án — có sau khi phân tích

git clone https://github.com/verilog-to-routing/vtr-verilog-to-routing.git

Ngày tạo26/06/2015

Push gần nhất4 giờ trước

Kích thước379.4 MB

Nhánh mặc địnhmaster

Giấy phépKhông có giấy phép

Trạng tháiĐang hoạt động

Dữ liệu chụp4 giờ trước

Chủ đềcad, eda, fpga, placement, routing, synthesis, verilog, vpr, vtr

Bee cung cấp API cho hơn 100 model, tính tiền VND.